1. 毕业设计（论文）的内容和要求

本课题计划对 BLE 4.0版本制订了EDR（2Mbps或3Mbps）的DPSK接收机标准，包括升余弦滤波器、精确频偏估计FOE、定时估计和频偏补偿、判决反馈决策等模块。

在理解DPSK接收机原理的基础上，确定主要模块，运用Verilog语言编程实现DPSK接收机功能，并进行仿真测试，验证其性能。

2. 参考文献

[1]赵叶星，韦志棉.基于fpga的dpsk调制解调器的全数字实现[j].北京航空航天大学无人机研究所，2007

[2]孙海丹.数字化dpsk调制解调器的研究[j].大连电子学校，2006

[3]王甲琛.基于fpga的dpsk调制解调技术的设计与实现[d].西安电子科技大学，2010

3. 毕业设计（论文）进程安排

2016-02-22～2016-03-08 搜集查阅有关资料；准备撰写开题报告； 1-2周

2016-03-09～2016-03-15 查阅资料，制作ppt，进行开题答辩； 3周

2016-03-16～2016-04-05 深入掌握dpsk解调的各个模块的过程以及码流的具体变换情况； 4-7周