1. 毕业设计（论文）主要内容：

基于FPGA的可重构计算系统具有通用处理器的灵活性，又具有专用集成电路（ASIC）的高性能，已广泛应用于生物信息学、信号处理、网络应用等领域。

本课题要求通过研究算符级可重构计算概念及硬件实现方法，在FPGA上构建算符级可重构硬件系统，实现任意阶的FIR滤波器设计，最后，利用综合仿真工具进行功能验证，通过仿真进行精度验证。

2. 毕业设计（论文）主要任务及要求

1、 调研，研究算符级可重构计算概念、硬件实现方法、国内外发展现状，明确研究内容、技术路线，完成开题报告。阅读的参考文献不少于15篇（其中近五年外文文献不少于3篇)。

2、 设计可以构建不同计算功能的浮点运算ip核，实现算符级运算；

3、 以这些浮点ip核为最小的重构单元，实现可重构计算系统；

3. 毕业设计（论文）完成任务的计划与安排

1~3周：调研，完成开题报告。

4~5周：研究算符级可重构计算概念及硬件实现方法。

6~7周：设计能够构建不同计算功能的浮点运算ip核。

4. 主要参考文献

[1] 程龙，李锦明，张少华等．基于 fpga 的浮点 fir 滤波器设计[j] ．电测与仪表，2015，(18)：80-84。

[2] 顾菘，郑晓霞．基于vhdl的单精度浮点fir滤波器的实现[j] ．成都航空职业技术学院学报，2017，33(2)：50-52。

[3] 智扬．基于fpga的浮点型高阶fir滤波器设计[d] ．哈尔滨工程大学，2015。