1. 毕业设计（论文）主要内容：

采用VHDL 语言对VGA时序控制模块、图案像素模块以及存储模块等功能模块进行配置，并对各个模块进行编译、仿真，调试。

2. 毕业设计（论文）主要任务及要求

1、学习掌握FPGA技术，完成VGA控制电路设计。

2、阅读的参考文献不少于15篇（其中近5年外文文献不少于3篇)；
3、完成不少于12000字的论文的撰写并完成答辩的相关工作；
4、完成不低于5000汉字（20000英文印刷符）的教师指定的相关文献的英译汉翻译；
5、正文应包含不少于12幅图（包括：电路原理图、流程图、结构框图、程序框图等）；

3. 毕业设计（论文）完成任务的计划与安排

第1周—第3周 搜集资料，撰写开题报告；
第4周—第5周 论文开题；
第6周—第12周 撰写论文初稿；
第12周—第15周 修改论文；
第16周 论文答辩。

4. 主要参考文献

1、徐文波，田耘. Xilinx FPGA开发实用教程. 清华大学出版社第2版，2012
2、潘松，黄继业. EDA技术实用教程—VHDL版（第五版）. 北京：科学出版社，2013
3、Volnei A. Pedroni. VHDL数字电路设计教程. 北京：电子工业出版社，2007
4、El Medany. FPGA remote laboratory for hardware learning courses[J]，Computational Technologies in Electrical and Electronics Engineering, 2008，(6):106-109.