1. 毕业设计（论文）的内容和要求

本课题计划对基于FPGA的DDS函数信号发生器进行研究，在理解DDS信号发生器原理的基础上，确定各个模块，运用Verilog语言编程实现DDS信号发生器功能，并进行仿真测试，验证其性能。

2. 参考文献

[1] 夏宇闻. verilog数字系统设计教程(第3版) [m].北京：北京航空航天大学出版社，2013.

[2] 王金明. verilog hdl 程序设计教程[m].北京：人民邮电出版社，2004.

[3] 黄振华.基于fpga函数信号发生器的设计与实现[d].江苏大学硕士学位论文，2009.

3. 毕业设计（论文）进程安排

2016-02-22～2016-03-08 搜集查阅有关资料；准备撰写开题报告； 1-2周

2016-03-09～2016-03-15 查阅资料，制作ppt，进行开题答辩； 3周

2016-03-16～2016-04-05 掌握fpga开发板的各个模块的使用方法，熟悉例程，掌握键盘输入和lcd输出代码控制； 4-6周